【Vivado】解决问题： [Synth 8-685] variable ‘led‘ should not be used in output port connection [“……“]_[synt

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由于例化待测模块由底层模块驱动：led已经在decoder_3_8里面用out（reg类型）定义了，

所以定义变量时都必须定义成 wire类型 ！（wire可以省略），这里的led相当于一根线。

把reg删除。

【Vivado】解决问题： [Synth 8-685] variable ‘led‘ should not be used in output port connection [“……“] 例化待测模块由底层模块驱动，所以定义变量时都必须定义成。（wire可以省略）

【 Vivado 】综合报错：[ Synth 8- 685 ] variable ‘xxx‘ should not be u sed in output port connection

Error描述： [Place 30-602] IO port 'InClk' is driving multiple buffers. This will lead to unplaceable/unroutable situation. The buffers connected are: u_DispTop/u_D...

废话不多说，我们在使用 vivado 软件进行Run Synth esis综合时，出现这个错误**[ Synth 8-91] ambiguous clock in event control** 如下图所示在网上找了一波，改了一波，发现并没有消掉错误，头比较大，最终还是成功解决掉了。找了一下，定位在这个always块，我们通常习惯边缘触发，时钟上升沿和复位下降沿写到一起，但是，在always块里面并没有初始化的一些变量，也就是我们并没有用到rst_n，所以综合的时候就会报出上面的错误，将触发模式更改...

① vivado 工程写testbench查找错误我们知道， vivado 对于simulation仿真文件xxxx_sim.v的所有error不会被列出来，但是可以在工程名_sim文件夹下的sim1文件夹里的behav子文件夹里面找到xvlog.log文件，用文本编辑器打开就可以看到仿真代码中的错误信息。 ② vivado 工程bitstream文件生成错误根据参考博客将错误关键信息

【Vivado】解决问题： [Synth 8-685] variable ‘led‘ should not be used in output port connection [“……“] 【Keil】解决问题： check - [Target-Options][Output][Browse Information] then Rebuild the target （已解决）【Keil】解决问题： check - [Target-Options][Output][Browse Information] then Rebuild the target （已解决） void_main_int: 【AT指令】ESP 8266连接Wifi 返回“+CWJAP:3 FAIL”（已解决） m0_60463038: 就是博主说的这个问题。改为2.4g就行了。其他都不行【Vivado】解决问题： [Synth 8-685] variable ‘led‘ should not be used in output port connection [“……“] 0110 1111B: 如果报错这种错了的话，你从顶层文件开始看（加粗的），例化了哪些底层（相对）文件，就去看这些底层文件，底层文件是reg类型的，其余的地方就是wire；底层文件是wire类型的，其余的地方还是wire。也就是说底层定义了的，其余的地方就用wire（我现在学到的地步，就是这样，有问题的话，请指正）。【Vivado】解决问题： [Synth 8-685] variable ‘led‘ should not be used in output port connection [“……“] BIG_QQQ: 已经出了同样的报错了，脑子疼找不到错误